Quartus Prime專業(yè)破解版是一款FPGA設(shè)計軟件，包含設(shè)計英特爾FPGA、SoC和CPLD所需的一切。這包括設(shè)計輸入、綜合到優(yōu)化、驗證和仿真。Quartus顯著提高了具有數(shù)百萬個邏輯元件的設(shè)備的功能，為設(shè)計人員提供了下一代設(shè)計機(jī)會的理想平臺。軟件經(jīng)過優(yōu)化以支持Intel下一代FPGA和SoC中的高級特性，從Arria 10器件系列開始。當(dāng)開始新的Arria 10設(shè)計或Arria 10設(shè)計需要僅在Quartus Prime Pro Edition軟件中可用的功能時，使用Quartus Prime Pro Edition軟件。歡迎需要此款工具的朋友前來下載使用。

英特爾 Quartus Prime 專業(yè)版概述

該軟件為最先進(jìn)的英特爾 Agilex、英特爾 Stratix 10、英特爾 Arria 10 和英特爾 Cyclone 10 GX FPGA 和 SoC 設(shè)計提供了一個完整的設(shè)計環(huán)境。

其 GUI 支持輕松的設(shè)計輸入、快速的設(shè)計處理、直接的設(shè)備編程以及與其他行業(yè)標(biāo)準(zhǔn) EDA 工具的集成。用戶界面使您可以輕松地專注于您的設(shè)計，而不是設(shè)計工具。模塊化編譯器簡化了 FPGA 開發(fā)過程，并確保以最少的工作獲得最高的性能。

它提供靈活的設(shè)計方法、高級綜合并支持最新的英特爾 FPGA 架構(gòu)和分層設(shè)計流程。 Compiler 提供強(qiáng)大且可定制的設(shè)計處理，以實現(xiàn)硅的最佳設(shè)計實現(xiàn)。

英特爾 Quartus Prime 專業(yè)版的特點

Qsys：下一代系統(tǒng)集成工具。該工具在 FPGA 設(shè)計過程中節(jié)省了大量時間和精力。

Powerplay Power Analyzer：從初始設(shè)計的概念到計劃的執(zhí)行來估計消耗的能力

System Console：系統(tǒng)級調(diào)試工具，可幫助您快速實時調(diào)試 FPGA 設(shè)計。

合成：一種新的合成引擎，將新的語言解析器集成到軟件中。使用此解析器，設(shè)計人員可以看到改進(jìn)的 RTL 語言。

用于識別校準(zhǔn)問題和測量每個 DQS 信號的裕量的外部存儲器接口工具。

DSP Builder：MATLAB / Simulink 和 Quartus II 軟件之間無縫集成的工具

SoCEDS：一套開發(fā)工具，用于開發(fā) SoC FPGA 軟件的有價值的應(yīng)用程序

高速順序債券的績效評估

技術(shù)細(xì)節(jié)和系統(tǒng)要求

支持的操作系統(tǒng)：Windows 11 / Windows 10 / Windows 8.1 / Windows 7

處理器：多核 Intel 系列或更高版本，Xeon 或 AMD 同等產(chǎn)品

內(nèi)存：4GB（推薦 8GB 或更多）

可用硬盤空間：推薦 10GB 或更多

Quartus Prime21安裝激活教程

1、下載并解壓，如圖所示

2、安裝程序，勾選我接受協(xié)議

3、安裝位置

4、安裝完成，在文本編輯器中打開 Lic_Q21+IP.dat 并將“XXXXXXXXXXXX”替換為您的 MAC 地址

您可以通過打開 cmd.exe 并運行“ipconfig /all”來找到 MAC 地址

5、將Lic_Q21+IP.dat復(fù)制到'C:\intelFPGA_pro\21.4\'

6、將 sys_cpt.dll 復(fù)制到 'C:\intelFPGA_pro\21.4\quartus\bin64'，替換現(xiàn)有文件。

7、將環(huán)境變量 ALTERAD_LICENSE_FILE 設(shè)置為“C:\intelFPGA\21.4\Lic_Q21+IP.dat”。

8、享受??！

功能特色

1、編譯策略

Intel Quartus Prime Pro Edition軟件中的編譯器是一種快速、多方面的工具，允許不同的編譯策略來滿足設(shè)計人員的需求。除了可以為您提供性能基準(zhǔn)的標(biāo)準(zhǔn)編譯之外，還有其他可用的編譯選項：

新-小型設(shè)計的快速編譯可用于在開發(fā)過程開始時進(jìn)行快速編譯，此時僅實現(xiàn)了一小部分設(shè)計。

新-快速功能測試編譯用于快速檢查RTL的功能性能。在沒有設(shè)置優(yōu)化的情況下執(zhí)行保持時序優(yōu)化。用于對Fmax不重要的硬件進(jìn)行功能驗證。

改進(jìn)-積極的編譯時間提供了快速功能測試編譯和默認(rèn)編譯選項之間的中間地帶。編譯速度更快，僅適度降低Fmax。

高效率編譯用于使編譯器盡最大努力從設(shè)計中獲得最佳性能結(jié)果。

改進(jìn)-工程變更單(ECO)編譯用于僅需要對其他良好編譯進(jìn)行微小更改時。ECO compiles可以提供5X–10X.2的編譯加速。它取代了Rapid Recompile流程，用于適配后Signal Tap更改，顯著提高編譯速度。

此外，還有許多其他參數(shù)可用于自定義編譯策略以滿足您的特定要求。

2、Nios®V

Nios V是面向英特爾®FPGA的下一代軟核處理器，基于RISC-V指令集架構(gòu)。它為基于RISC-V的處理器利用了快速增長的開源生態(tài)系統(tǒng)。

第一個變體是Nios V/m

基于RISC-V:RV32IA分類

32位ISA

5級流水線

AXI4接口

英特爾硬件抽象層(HAL)和uC/OS-II支持

超過Nios®II/e內(nèi)核5倍的性能

3、新報告

英特爾®Quartus®Prime專業(yè)版軟件繼續(xù)擴(kuò)展其豐富的編譯報告集。在v21.3軟件版本中，新增了以下報告：

報告時鐘網(wǎng)絡(luò)

報告異常可達(dá)性（測試版）

按源文件報告時間

并且重新組織了靜態(tài)時序分析報告任務(wù)，以便更輕松地處理最常用的任務(wù)。

除了新的和改進(jìn)的報告之外，其中許多還支持報告之間的交叉探測。這種不斷擴(kuò)展的報告組合使您能夠收集有關(guān)路由、擁塞、時序、張力、跨度、路由工作量和許多其他指標(biāo)的詳細(xì)信息，這些指標(biāo)將為快速關(guān)閉時序提供快速反饋。

4、調(diào)試工具

保留調(diào)試信號：

在Quartus RTL流程和Platform Designer中保留用于調(diào)試的信號允許設(shè)計人員在整個編譯過程中保持節(jié)點的可見性。當(dāng)使用Quartus Debug Tools時，標(biāo)記的節(jié)點會顯示在Node Finder GUI中。標(biāo)記要保留以供調(diào)試的信號可以在逐個信號的基礎(chǔ)上、在實例/實體級別完成，或者通過編譯指示(Verilog)或?qū)傩?VHDL)為整個設(shè)計打開和關(guān)閉。

提供的報告將顯示所有已保存的信號以及所需設(shè)置已成功應(yīng)用。

帶有ECO編譯器的增量信號抽頭：

許多新功能已添加到用于增量Signal Tap編譯的ECO編譯器中。

將適配后抽頭輸入更改為基本OR觸發(fā)器

更改高級觸發(fā)器（適配后輸入和/或邏輯）

增加適配后點擊目標(biāo)的數(shù)量

將合成前抽頭轉(zhuǎn)換為擬合后抽頭

此外，還對Signal Tap GUI進(jìn)行了改進(jìn)，使這些功能使用起來更加直觀。在設(shè)計驗證的最后階段使用Signal Tap時，ECO編譯器顯著縮短了重新編譯時間。

模擬器感知信號抽頭（測試版）：

英特爾®Quartus®Prime Pro軟件版的21.3版提供了一項激動人心的新創(chuàng)新，即添加了模擬器感知Signal Tap節(jié)點。設(shè)計人員可以使用RTL仿真器的全部功能來擴(kuò)展從FPGA設(shè)計中獲取的Signal Tap數(shù)據(jù)的范圍。

用戶不是選擇單個節(jié)點，而是選擇他們想要調(diào)試的層次結(jié)構(gòu)或?qū)嵗Ｐ碌闹悄芄?jié)點查找器將識別提供實例完整可見性所需的時鐘域和節(jié)點。捕獲Signal Tap數(shù)據(jù)后，用戶將該數(shù)據(jù)導(dǎo)出到他們首選的RTL模擬器中。Quartus將生成仿真腳本并導(dǎo)出捕獲的數(shù)據(jù)以加載到仿真器中作為仿真的起點。從那里，用戶可以使用Signal Tap數(shù)據(jù)作為仿真的初始條件，全面了解他們的設(shè)計。這使用戶不必經(jīng)歷如此多的添加或更改Signal Tap節(jié)點和重新編譯的迭代，從而節(jié)省了設(shè)計人員在調(diào)試和驗證階段的大量時間。

5、遠(yuǎn)程調(diào)試

遠(yuǎn)程調(diào)試解決方案已擴(kuò)展為使用ARM HPS通過以太網(wǎng)或PCIe進(jìn)行通信。

6、平鋪界面規(guī)劃器

英特爾®Quartus®Prime Tile Interface Planner是一項新功能，可幫助您將組件IP快速放置在F-tile的合法tile位置。Tile Interface Planner是一種交互式布局規(guī)劃工具，可簡化組件IP在設(shè)備塊上的合法放置。

Tile Interface Planner在分層樹視圖中顯示您的項目組件IP，旁邊是設(shè)備tile段的可視表示。然后，您可以在tile中找到每個IP的潛在合法位置，將IP放置在該位置，并將放置約束應(yīng)用于下游編譯器階段的項目。